Stacked-Wires FETs for advanced CMOS scaling

S. Barraud 1, * V. Lapras 1 M. Samson 2 B. Previtali 1 J Hartmann 1 N. Rambal 1 C Vizioz 1 V. Loup 1 C. Comboroure 2 F. Triozon 1 N. Bernier 1 D. Cooper 1 M. Vinet 1
* Auteur correspondant
1 CEA-LETI - Laboratoire d'Electronique et des Technologies de l'Information
2 ST-CROLLES - STMicroelectronics [Crolles]
Abstract : We present recent progress on vertically stacked-wires MOSFETs with a replacement metal gate process for CMOS scaling beyond FinFET technology. Key technological challenges (such as 3D integration process including inner spacer, mobility, and strain engineering) will be discussed in relation to recent research results.
Type de document :
Communication dans un congrès
2017 International Conference on Solid State Devices and Materials (SSDM 2017), Sep 2017, Sendaï, Japan. 〈http://www.ssdm.jp/2017/〉
Liste complète des métadonnées
https://hal-cea.archives-ouvertes.fr/cea-01973414
Contributeur : Sylvain Barraud <>
Soumis le : mardi 8 janvier 2019 - 12:05:55
Dernière modification le : lundi 11 février 2019 - 16:45:57

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7-Barraud_SSDM2017.pdf
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  • HAL Id : cea-01973414, version 1

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Citation

S. Barraud, V. Lapras, M. Samson, B. Previtali, J Hartmann, et al.. Stacked-Wires FETs for advanced CMOS scaling. 2017 International Conference on Solid State Devices and Materials (SSDM 2017), Sep 2017, Sendaï, Japan. 〈http://www.ssdm.jp/2017/〉. 〈cea-01973414〉

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