Introducing shuffling into hardware architectures : a contribution to the security of AES cyphers in an IoT context
Introduction d'aléas dans les architectures matérielles pour une contribution à la sécurisation de chiffreurs AES dans un contexte IoT
Résumé
Nowadays, information and data exchange are key elements of our economies. Furthermore, one must add to this the explosion and rapid diffusion of the so-called Internet of Things (IoT, Internet of Things) on every aspect of our lives, professional and personal. These are area and energy-constrained embedded communicating systems, which are already widely deployed. However, IoT nodes present many vulnerabilities and therefore are among the targets of malicious attacks. Therefore, these devices rely more and more on encryption systems. Unfortunately, their implementations themselves can be prone to defaults. In this PhD thesis, we are interested in securing an AES encryption architecture against side-channel attacks, and in particular on power analysis attacks. As the field of IoT is targeted, low-cost AES architectures are targeted and the goal is to minimize the area, throughput, latency, and energy overhead. The proposed approach consists in adding a shuffling module to an AES component. In this context, several architectural solutions have been studied: the number of permutations and the types of permuted information. The robustness of the different architectures against different state-of-theart attacks is evaluated. The additional costs induced by the shuffling module are quantified and the effects of the synthesis options are studied. The results show that no byte of the encryption key was revealed on our most secure (and therefore the most complex and expensive) architectural model is revealed after one million power traces measured on the FPGA. This safety contribution is not for free, which is contained with regard to the solutions proposed on the state of the art: Regarding throughput, the factor overhead is 2.3; and the maximum frequency overhead is about 11%; the hardware cost is approximately equivalent to 3.9 times compared to our reference design.
Nous vivons dans un monde où l'information et l'échange de données sont devenus des éléments clefs de nos économies. Il faut ajouter à cela l'explosion et la diffusion rapide de ce que l'on appelle l'internet des objets (IoT, Internet of Things) à tous les niveaux de nos sociétés et dans nos vies, tant professionnelles que personnelles. Il s'agit là de systèmes embarqués communicants très contraints en taille et en énergie, déjà largement déployés. Toutefois, ces derniers présentent de nombreuses vulnérabilités et de ce fait font partie des cibles privilégiées pour des attaques malveillantes. C’est pourquoi, ces dispositifs s’accompagnent de plus en plus de systèmes de chiffrement. Malheureusement, leurs implémentations peuvent elles-mêmes être sujettes à des failles. Dans cette thèse nous nous intéressons à la sécurisation d’une architecture de chiffrement AES face à des attaques par canaux cachés, notamment les attaques dites par « observation de consommation de puissance ». Le domaine de l’IoT étant ciblé, des architectures d’AES faible coût sont visées et l'objectif est de minimiser l’impact en termes de surface, débit, latence et consommation. L’approche proposée consiste à adjoindre à un composant AES un module de génération d’aléa. Dans ce contexte, plusieurs solutions architecturales sont : le nombre de permutations et le type de d'informations permutées. La robustesse des différentes architectures face à différentes attaques de l’état de l’art est évaluée. Les surcouts induits par le composant de brassage sont quantifiés et les effets des options de synthèse sont étudiés. Les résultats montrent qu’avec notre modèle architectural le plus sûr (et donc le plus complexe et le plus coûteux) aucun octet de la clef de chiffrement n’est révélé après un million d’échantillons mesurés sur FPGA. Cet apport en sécurité a un coût, contenu au regard des solutions présentes dans la littérature : un débit divisé d’un facteur 2,3 ; une réduction de 11% de la fréquence max ; un surcoût matériel équivalent à environ 3,9 fois l’architecture d’origine.
Domaines
Electronique
Origine : Version validée par le jury (STAR)